CHIP ARCHITECTURES FOR PARALLEL PROCESSING

被引：0

作者：

DETTMER, R

机构：

来源：

ELECTRONICS AND POWER | 1985年 / 31卷 / 03期

关键词：

D O I：

10.1049/ep.1985.0152

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

页码：227 / 231

页数：5

共 6 条

[1] ILLIAC 4 COMPUTER [J].

BARNES, GH ;

BROWN, RM ;

KATO, M ;

KUCK, DJ ;

SLOTNICK, DL ;

STOKES, RA .

[2]

FOSTER MJ, 1980, IEEE COMPUT, V13, P26

[3]

Kung H., 1980, INTRO VLSI SYSTEMS

[4]

MCCABE MM, 1982, GEC-J SCI TECHNOL, V48, P68

MCCANNY, JV ;

MCWHIRTER, JG .

[6] SWITCHING-CIRCUITS FOR YIELD-ENHANCEMENT OF AN ARRAY CHIP [J].

MOORE, WR .