A 90nm dual-port SRAM with 2.04μm2 8T-thin cell using dynamically-controlled column bias scheme

被引：22

作者：

Nii, K ^{[1
]}

Tsukamoto, Y ^{[1
]}

Yoshizawa, T ^{[1
]}

Imaoka, S ^{[1
]}

Makino, H ^{[1
]}

机构：

[1] Renesas Technol, Itami, Hyogo, Japan

来源：

2004 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS | 2004年 / 47卷

关键词：

D O I：

10.1109/ISSCC.2004.1332817

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

页码：508 / 509

页数：2

共 4 条

[1] A single-Vt low-leakage gated-Ground cache for deep submicron [J].

Agarwal, A ;

Li, H ;

Roy, K .

Nii, K ;

Tenoh, Y ;

Yoshizawa, T ;

Imaoka, S ;

Tsukamoto, Y ;

Yamagami, Y ;

Suzuki, T ;

Shibayama, A ;

Makino, H ;

Iwade, S .

2003 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS, 2003, :247-250

[3]

TOMITA K, 2002, S VLSI JUN, P11

[4]

TSUKAMOTO Y, 2003, P SOL STAT DEV MAT S, P22