0.35μm SiGe BiCMOS隔离深槽表面形貌研究

被引：1

作者：

徐婉静 ^{[1
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朱坤峰 ^{[2
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杨永晖 ^{[2
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任芳 ^{[1
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黄东 ^{[2
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梁柳红 ^{[2
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张霞 ^{[2
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汪璐 ^{[2
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崔伟 ^{[3
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谭开洲 ^{[3
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钱呈 ^{[2
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机构：

[1] 中国电子科技集团公司第二十四研究所

[2] 重庆中科渝芯电子有限公司

[3] 模拟集成电路重点实验室

来源：

微电子学 | 2016年 / 46卷 / 03期

关键词：

深槽隔离; 表面形貌; 0.35μm SiGe BiCMOS; SiGe HBT;

D O I：

10.13911/j.cnki.1004-3365.2016.03.028

中图分类号：

TN433 [BICMOS（双极-MOS混合）集成电路];

学科分类号：

摘要：

针对0.35μm SiGe BiCMOS工艺,对隔离深槽表面形貌进行了研究。仿真及工艺结果表明,多晶硅回刻残留厚度h2、深槽顶部开口宽度Wtp以及刻蚀掩蔽氧化层残留厚度h3是影响深槽表面形貌的主要因素;当h2=220nm,Wtp=0.7～0.9μm,h3=150～200nm时,获得了较好的深槽表面形貌,其隔离漏电流小于0.05nA/μm,可用于0.35μm SiGe BiCMOS工艺的隔离。

引用

页码：407 / 411

页数：5

共 8 条

[1] N-p-n array yield improvement in a 0.18-μm deep trench SiGe BiCMOS process. Gan, Dong,Hu, Chun,Parker, George E.,Pao, Henry H.,Jolly, Gurvinder. IEEE Transactions on Electron Devices . 2012
[2] 微电子制造科学原理与工程技术[M]. 电子工业出版社 , (美)StephenA.Campbell著, 2003
[3] 深U型槽的反应离子刻蚀技术
彭忠献
王方
李荫波
黄敝
[J]. 微电子学与计算机, 1990, (02) : 1 - 3
[4] 1μm宽硅深槽刻蚀技术
王清平，郭林，刘兴凤，蔡永才，黄正学
[J]. 微电子学, 1996, (01) : 35 - 39
[5] Development of a 60μm Deep Trench and Refill Process for Manufacturing Si-Based High-Voltage Super-Junction Structures. H.Bartolf,A.Mihaila,I.Nistor,et al. IEEE Transactions on Semiconductor Manufacturing . 2013
[6] Scaling rule for very shallow trench IGBT toward CMOS process compatibility. TANAKA M,OMURA I. IEEE 24th Int Symp Power Semicond Dev.&.ICs . 2012
[7] 25μm,20 V high performance complementary bipolar transistor with dual EPI and oxide-filled deep trench isolation for high frequency DC-DC converters. KWON T,HAYNIE S,SADOVNIKOV A,et al. IEEE 23rd Int Symp Power Semicond Dev&ICs . 2011
[8] A study of ultra-high performance SiGe HBT devices on SOI. THIBEAULT T,PREISLER E,ZHENG J,et al. IEEE BCTM . 2013

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