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Sequential fault modeling and test pattern generation for CMOS iterative logic arrays
被引：21
作者：
机构：
[1] Psarakis, Mihalis
[2] 1,Gizopoulos, Dimitris
[3] 1,Paschalis, Antonis
[4] 1,Zorian, Yervant
关键词：
D O I：
10.1109/12.888044
中图分类号：
学科分类号：
摘要：
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